演算増幅器設計コンテスト募集要項

平成17年度演算増幅器設計コンテスト
募集要項

本コンテストの特徴と概要：

本コンテストは参加者が設計した演算増幅器の特性を競うコンテストです. 演算増幅器の特性をあらわす評価項目は多数存在しますが, 本コンテストでは募集部門ごとに予め定められた複数の評価項目についてHSPICEによる評価をおこない, 得られた結果を評価式に代入し得点化して順位を定めます. 各部門の優れた２作品を表彰します.

募集する部門は全部で８部門あり, 参加者は各部門につき一人１作品に限り応募することができます. コンテストは完全に電子化されており, インターネットを通じて応募します. 応募に必要なデータはSPICE形式のネットリストと回路図のデータ等です. 本コンテストでは応募された作品を即時に評価し, その評価結果を応募者に知らせます. 応募者はその結果を見て再度設計をみなおし、再応募することが可能です. 再応募は募集締め切りまで何回でも行うことが出来ます.

作品の募集および全ての審査の終了後には表彰式を行います. その際に優秀作品の発表会も同時に開催します.

本コンテストへの参加がアナログ集積回路技術習得の良いきっかけとなることを願います.

募集部門：

以下の各部門について作品の応募を受け付けます．各部門の上位２作品が表彰されます．

　１．スルーレート・消費電流・位相余裕部門
　２．出力抵抗・消費電流・チップ面積部門
　３．入力換算雑音・消費電流・直流利得部門
　４．利得帯域幅積・位相余裕・消費電力部門
　５．同相除去比・直流利得・同相入力範囲部門
　６．電源電圧変動除去比・電源電圧・出力電圧範囲部門
　７．トポロジー部門
　８．レイアウト部門(株式会社ジーダット様よりレイアウトツールのご提供)

　注：各部門に応募可能な作品数は部門ごとに１人１作品とします．各部門に最後に提出したデータ(最新のデータ)のみが審査対象となりますので注意してください．

応募資格：

　高等教育機関に在籍する修士課程相当の学年までの学生

　(高等教育機関…大学, 短大, 工業高等専門学校他
　上記に該当しない場合はお問い合わせください)

作品の要件：

評価方法審議が終了した次第、搭載致します. 　応募する部門に関わらず以下の条件を満たした作品がコンテストの審査対象となります.
シミュレーション条件：
温度：low（-40度）、typical（25度）、high（80度）
電源電圧：low（typical-10%）、typical（設計値）、high（typical+10%）
のすべての場合において
　１．直流利得：
　　　　40dB以上(シミュレーションの都合上，直流利得の評価値として1Hzの信号に対する利得を使用します)[シミュレーション回路図]
　２．ユニティゲイン周波数：
　　　　20pFの容量負荷時で1MHz以上[シミュレーション回路図]
　３．位相余裕：
　　　　20pFの容量負荷時：45度以上[シミュレーション回路図]
　　　　20kohmの抵抗負荷時：45度以上[シミュレーション回路図]
　４．消費電流の増加分が設計値の電源電圧を用いた場合の消費電流の50%以内

上記の４項目を満たしている場合でも提出データの不備などコンテストの規則に違反する作品は審査対象外となります. ご注意ください.

審査方法：

　各部門の審査内容とその方法は, こちらのページを参照してください。

審査用提出データ：

部門1～7の場合：
　１．演算増幅器のネットリスト(SPICE形式)
　２．演算増幅器の回路図
　　　(ファイル形式はPDF，PS，EPSのいずれか)
　３．回路の特長に関する説明文
　　　(回路設計の際に工夫した点、動作原理など)

レイアウト部門の場合：
　１．レイアウトデータのストリームファイル（GDSII）
　２．レイアウトの際に工夫した点の説明
　３．総面積
　４．レイアウト後のネットリスト

注：ネットリストや回路図には応募者が判明するような記載は避けてください. 違反する作品は審査の対象とならないことがあります．

作品の提出方法：

　作品の応募はWebページを通じて電子的に受け付けます．まず、

URL: http://contest.ec.ss.titech.ac.jp

にて、応募登録をおこなってください．そちらで登録したメールアドレス宛に各参加者専用の応募ページのURLとユーザーネーム(ID)が送付されます．専用応募ページからコンテストに応募してください．

演算増幅器に使用可能な素子（部門1～7）：

コンテストでは回路を構成する素子として, MOSFET, 容量および抵抗を用いることが出来ます. 各素子について以下の注意を守って使用してください．

・MOSFET
審査時のシミュレーションには下記のURLにあるパラメータを使用します．
URL: http://www.mosis.org/cgi-bin/cgiwrap/umosis/swp/
params/tsmc-035/t16t_mm_epi-params.txt

審査時のシミュレーションにはHSPICEを用います. PSpice を用いて設計する場合は上記パラメータを以下のように書き直して使用してください．但し, 書き直した場合もHSPICEで行うシミュレーション結果とは完全には一致しませんので注意してください.

修正前) LEVEL = 49 → 修正後) LEVEL = 7

MOSFETの最小寸法は0.4um，最小刻み幅は0.1umとします.
使用するプロセスはp-基板の twin well プロセスであるためnチャネルMOSFETの基板端子は最低電位に固定して用いなければなりません.
占有面積の計算にはチャネル面積(チャネル幅×チャネル長), ドレイン領域(チャネル幅×0.6um), ソース領域(チャネル幅×0.6um)の和を用います．

・容量
理想の容量を用いることができます．最小容量値は0.1pFとします．
占有面積の計算には1.0fF/um2を用います. また最小寸法を0.4umとし，最小刻み幅は0.1umとします.

・抵抗
理想の抵抗を用いることができます. シート抵抗値を50ohms/□とし占有面積の計算を行います. また最小寸法を0.4umとし，最小刻み幅は0.1umとします.

・注意事項
ネットリスト内に上記以外の素子（インダクタンス、電圧源、電流源、VCVS等の理想素子）のを記載してはいけません.
電源電圧として使用可能な最大値を5Vとします.

以上の規則に違反した場合, 審査対象とならない場合がありますので注意してください.

日程：

募集開始　　　：　平成16年 8月15日 (水) 0時00分
募集締め切り　：　平成16年 9月16日 (金) 23時59分

コンテスト組織：

組織顧問	：藤井　信生	東京工業大学	教　授
事務局	：佐藤　隆英	東京工業大学	助　手
	：ニコデムス・レディアン	東京工業大学	助　手

審査委員
審査委員長	：高木　茂孝	東京工業大学	教　授
審査委員	：兵庫　明	東京理科大学	教　授
	：高井　伸和	群馬大学	講　師

問い合わせ先：

演算増幅器設計コンテスト事務局佐藤隆英
e-mail：contest@ec.ss.titech.ac.jp

その他：

　応募した演算増幅器について，協賛企業や学会などに公開する場合があります. 特許の取得などの知的所有権に関する問題は，参加者側で事前に解決してください. 主催者側は一切関知しません．

東京工業大学アナログ回路グループ contest@ec.ss.titech.ac.jp