平成22年演算増幅器設計コンテスト シミュレーションの部 募集要項
シミュレーションの部の概要：
計算集積化実現の部では，参加者が設計した演算増幅器の特性を計算機
シミュレーションによって評価し，参加者の回路設計技術を競います．
応募資格：
次に該当する学生を対象とします．
1.高等教育機関(大学・高専等)の修士課程または学部（または学部相当の学
年）に在籍する学生
注１：参加資格について不明な場合はコンテスト事務局までお問い合わせください．
使用プロセス：
TSMC社 CMOS 0.35 um
プロセスパラメータは下記よりダウンロードし、以下の修正を加えて使用して下さい。
ダウンロード元
URL: http://www.mosis.org/cgi-bin/cgiwrap/umosis/swp/params/tsmc-035/t16t_mm_epi-params.txt
修正内容
１／ｆ雑音に関するパラメータAF,KFを追記する。
nチャネルMOSFET：
AF=0.9 KF=1E-24
pチャネルMOSFET：
AF=1.0 KF=1E-25
修正後のパラメータはこちらを参考にしてください。
審査部門：
以下の5部門について作品の応募を受け付けます.
１．スルーレート・消費電流・同相入力範囲・直流利得 部門
２．消費電力・出力抵抗・入力換算雑音・利得帯域幅積・位相余裕 部門
３．位相余裕・占有面積・消費電流・同相除去比・電源電圧 部門
４．電源電圧変動除去比・出力電圧範囲・位相余裕 部門
５．トポロジー部門
注：各部門に応募可能な作品数は部門ごとに1人1作品とします.
審査用提出物：
１．演算増幅器のネットリスト(SPICE形式)
２．演算増幅器の回路図(ファイル形式はPDF, PS, EPSのいずれか 回路図の作成には以下の回路図作成上の注意を参照すること)
３．回路の特長に関する説明文(回路設計の際に工夫した点, 動作原理など)
回路図の作成上の注意：
審査において，現実的な設計がなされているかを判断するために回路図を参照
することがあります．評価項目に表れない特性感度など，回路構成によって保証
される信頼性を評価するための重要な選定資料となることから，以下の点に注意
して回路図を描画してください．
・提出するネットリストと回路図が同一の回路を表していること．
・回路素子の種類とそれらの相互接続を明確に示していること．
・背景との区別が明確で鮮明であり，正確な回路構成の理解を阻む不必要な点や線がないこと．
・入出力端子や電源端子など，外部の回路との接続に使う節点を端子記号で明示し，その端子の意味に関連するラベルを付与していること．
上記を満足していない回路図が提出されると，回路が審査対象から除外されることがあります.
提出先：
参加希望者は作品提出用ホームページより参加登録を行い。作品を提出してください。
応募作品の要件：
１．電源電圧 5 V以下
２．消費電流 バイアス値からの変動がバイアス値の50%以内 (注1)
３．消費電力 100 mW以下
４．出力抵抗 （要件の指定なし）（注2）
５．直流利得 40dB以上
６．位相余裕 45度以上
７．利得帯域幅積 1 MHz以上
８．入力換算雑音 （要件の指定なし）
９．スルーレート 0.1 V/us 以上
１０．CMRR 40dB 以上
１１．PSRR VDD側, GND側いずれか悪い側の1Hzでの値が 40dB以上
１２．出力電圧範囲 電源電圧の１０％以上
１３．同相入力範囲 電源電圧の１％以上
１４．面積 1平方ミリメートル以下
注１：以下のすべての組み合わせについてシミュレーションを行います.
温度：low（-40度）, typical（25度）, high（80度）
電圧：low（typical-10%）, typical（設計値）, high（typical+10%）
注２：出力抵抗が0.1ohm未満の場合0.1ohmと評価する.
注３：抵抗値, 容量の上限の制限のため総面積を設けます.
・容量：最小容量値は0.1pFとします.
・占有面積の計算には1.0fF/um2を用います. また最小寸法を0.4umとし, 最小刻み幅は0.1umとします.
・抵抗：シート抵抗値を50ohms/□とし占有面積の計算を行います. また最小寸法を0.4umとし, 最小刻み幅は0.1umとします.
注４：今回使用するパラメータでは、MOSFETのバルク端子とソース端子（ドレイン端子）間のｐｎ接合が順方向バイアス状態になっても電流が流れません. しかし、この場合、実際には順方向電流が流れますので、審査時にはこの事実を含めて審査いたします.バルク−ソース間電圧（バルク−ドレイン間電圧）は順方向電圧が0.6V以下となるように考慮してください.
審査方法：
各部門の得点は以下の評価式で算出し, 得点の大きい順に仮順位をつけます.
評価に用いる数値はシミュレーションにより求めます. シミュレーションに用い
る回路およびシミュレーション条件は
こちら
を参照してください.
１．スルーレート・消費電流・同相入力範囲・直流利得 部門
審査項目：スルーレート 消費電流 同相入力範囲 直流利得
評価式：(スルーレート × 同相入力範囲 × 直流利得)／(消費電流)2
２．消費電力・出力抵抗・入力換算雑音・利得帯域幅積・位相余裕 部門
審査項目：消費電力 出力抵抗 入力換算雑音 利得帯域幅積 位相余裕
評価式：(利得帯域幅積 × 位相余裕 ）／（消費電力2 × 出力抵抗 × 入力換算雑音)
３．位相余裕・占有面積・消費電流・同相除去比・電源電圧 部門
審査項目：位相余裕 占有面積 消費電流 同相除去比 電源電圧
評価式：(位相余裕 × 同相除去比)／((占有面積)1/3 × 消費電流2 × 10電源電圧/1V)
４．電源電圧変動除去比・出力電圧範囲・位相余裕 部門
審査項目：電源電圧変動除去比 出力電圧範囲 位相余裕
評価式： 電源電圧変動除去比 × 出力電圧範囲 × 位相余裕
５．トポロジー部門
審査項目：トポロジー, 設計者のコメント, 諸特性のシミュレーション結果
但し、評価式では直流利得、同相除去比、電源電圧除去比はデシベルではなくリニア値で評価します.
最終的な順位は仮順位や回路図などを総合的に判断し, 審査会において決定します.
注意事項：
シミュレーションの部に特有の注意事項について以下に記載します。応募に際しては十分注意してください。
1.使用可能な素子は「抵抗」「容量」「MOSFET]のみです。ネットリストにその他の理想素子（電圧源、電流源等）が含まれる場合、受理しません。
2.使用可能な抵抗の最小値は50Ωです。（集積回路内に再現性よく実現可能な抵抗値には下限があることを模擬しています。）
3.使用可能な総抵抗値は1MΩです。（集積回路の設計ではチップ総面積制限があるためです）
4.使用可能な容量の最小値は0．1pFです。（集積回路内に再現性よく実現可能な容量値には下限があることを模擬しています。）
5.ネットリストは必ず半角英数字で書いてください。全角文字が含まれるとシミュレーションエラーの原因になります。
6.ネットリストは以下の形式で記載してください。”$”以降は説明文です。
.param psvoltage=3V $ 電源電圧を記載（正負の電源がある場合和を記載）
.subckt opamp inm inp out vdd vss $ 変更不可
$ここから設計した回路を記載する。但し、
$ inm ->負入力端子
$ inp ->正入力端子
$ out ->出力端子
$ vdd ->最高電源端子
$ vss ->最低電源端子
$とすること
M11 inm 2 vss cmosn W=3u L=0.4u
M21 1 vdd vdd cmosp W=3u L=0.4u
$MOSトランジスタのモデル名は
$ NMOS ->cmosn
$ PMOS ->cmosp
$とすること
.
.
.ends
7.上記のサブサーキット（設計した回路を記載する領域）内ではコマンド行(「.」ピリオドで始まる行)の記述は不可とします。
8.上記のサブサーキット（設計した回路を記載する領域）内で新たなサブサーキットの定義および使用はできません。
9.上記のサブサーキット（設計した回路を記載する領域）は各ネットリストにひとつだけ定義することが出来ます。複数のサブサーキットの使用は出来ません。
10.回路図は審査時にA4サイズの紙に印刷して「素子の接続」や「素子値」を確認するため等に用います。回路図からそれらの情報が読み取れない場合、審査対象から除外されることがあります。上記の「回路図作成上の注意」を再度確認してください。