平成22年演算増幅器設計コンテスト 試作の部 募集要項
2010年演算増幅器設計コンテスト試作部門は以下の要領で行います。

試作の部の概要：
　本コンテストは，参加者が設計および試作した演算増幅器の特性を評価し，
　参加者の回路設計技術を競うものです．

応募資格：
　次の1または2に該当する学生
　1.高等教育機関(大学・高専等)の修士課程または学部（または学部相当の学
　　年）に在籍する学生
　2.平成22年3月31日現在で修士課程に在籍し，博士課程に進学した学生

　注１：参加資格について不明な場合はコンテスト事務局までお問い合わせください．

使用プロセス：
　CMOS 1.2um (オンセミコンダクタ株式会社：旧 日本モトローラ株式会社)
　2.3mm角チップ
　注１：大規模集積システム設計教育研究センター（VDEC）を通じて試作された
　　　　チップのみを応募可能とします．
　注２：提出されたチップは返却致しませんので御了承願います．
　注３：一個のチップに複数の作品を集積し、複数名で応募することができます．
　注４：VDECを通じてCMOS 1.2umの試作を行なうためには
　　 　　 ・VDECのアカウント取得
　　 　　 ・VDECとの機密保持契約
　　　　が必要となります．契約は個々の参加者が所属する研究室などで行なって
　　　　下さい．コンテスト主催者はVDECとの契約については関知しません．
　注５：応募作品の電源電圧は原則として5Vとします．5V以外の電源電圧用いて
　　　　設計完了した作品が5Vで動作しない場合はコンテスト事務局に御相談下さい．
　注６：本コンテストに関する質問をVDECに対してすることは避けてください．

端子配置：
　試作する演算増幅器は、チップ内に以下のように配置してください。
　　　

テーマ：演算増幅器を用いた利得10倍の正相増幅回路をアプリケーションとし低消費電力化を競うとする。
但し、正相増幅回路に用いる電源電圧や負荷条件などが下記の通りである(図1参照)。

電源電圧	：±２.５V
帰還回路の抵抗値
R1	：２kΩ
R2	：１８kΩ
負荷回路
負荷抵抗(RL)	：２０kΩ
負荷容量(CL)	：１nF

図1：測定回路図

要件：

1. 直流（低周波帯域）での利得誤差が10%以内である。
   但し、抵抗精度は１％以内のものを使用し測定すること。
   
   
2. ー３dB帯域幅(利得が１０／√２倍になる周波数)が１０kHz以上（※小信号入力時）であり、
   １０kHz以下での利得が直流利得（倍）の＋１０％を超えない。
   ※但し、入力信号振幅を０.１V以下にて測定すること。
   
   
3. 最大入力電圧が±０.１V以上である。
   補足：出力電圧が飽和（クリッピング）しない最大入力電圧のこと。
   
   
4. １kHzの入力周波数（※）に置いてスルーレートが１V/μ以上（立ち上がり立ち下がりとも）である。
   入力信号：１kHzの方形波、入力電圧振幅±０.１V
   これを正相増幅回路に入力し、出力をオシロスコープで計測する。
   ただし、回路が発振していないことが条件である。
   今回は、発振していないとの判断は、
   • シミュレーション（AC解析）によるループ利得のでの位相余裕が４５度以上あること
   • 立ち上がり立ち下がりまでに出力電圧がセットリングを終えること（リンギングが収束する）
   の両者が満足されていることとする。
   
   
5. 消費電流の測定条件(図2参照)：
   正相入力端子をグラウンドに接続した際の、VDDから流れ出す電流、もしくはVSSに流れ込む電流の内、大きい方とする。
   
   
   図２：消費電流測定回路
   
   
6. その他、審査員が必要と認めもの
   

提出物：

1. 回路図
2. 試作したチップ ２個程度
3. ネットリスト
4. シミュレーションデータ（要件１〜5）
5. 測定データ（要件１〜5）
6. レイアウトデータ（回路図との対応が分かるようにラベルを記入すること）