平成20年演算増幅器設計コンテスト

コンテスト概要：:
　本コンテストは, 参加者が設計および試作した演算増幅器の特性を評価し, 参加
　者の回路設計技術を競うコンテストです. 昨年より各自が設計した演算増幅回路
　を実際に集積回路として実現しその特性を競う部門（集積化実現の部）を開催し
　ます. また, 従来より開催している参加者の設計内容を計算機シミュレーション
　により評価する部門（計算機設計の部）も継続して開催します. 「計算機設計の
　部」は, コンテスト開催期間中は常に暫定的な成績をWEB上で公開することによ
　り, 参加者同士の切磋琢磨を促すという特徴があります.

目　　的：
　電子回路の汎用能動素子である演算増幅器の設計, 試作, 評価を通して, アナロ
　グ集積回路技術全般を習得した, 実社会に通じるアナログ回路技術者を高等教育
　機関から輩出することを目的とし, 本コンテストを開催致します.

コンテスト内容：
　平成20年コンテストは以下の２部により構成されます。
　　・試作の部
　　・シミュレーションの部

　試作の部…参加者が設計した演算増幅器を集積化し、その特性を測定し、測定結果
　　　　　　　などを競うコンテスト。VDECを利用して試作されたオンセミコンダクタ社
　　　　　　　1.2マイクロCMOSプロセスで作られた演算増幅器を受け付けます。
　　　　　　　注：VDECの試作申込〆切は１月７日です。ご注意下さい。
　　　　　　　　　　　　試作の部の募集要項はこちらをご覧ください。


　シミュレーションの部…参加者が設計した演算増幅器を計算機シミュレーションに
　　　　　　　　　　　　　より評価し、その特性を競うコンテスト
　　　　　　　　　　　　１　スルーレート・消費電流・同相入力範囲・直流利得　部門
　　　　　　　　　　　　２　消費電力・出力抵抗・入力換算雑音・利得帯域幅積・位相余裕　部門
　　　　　　　　　　　　３　位相余裕・占有面積・消費電流・同相除去比・電源電圧　部門
　　　　　　　　　　　　４　電源電圧変動除去比・出力電圧範囲・位相余裕　部門
　　　　　　　　　　　　５　トポロジー 部門
　　　　　　　　　　　　シミュレーションの部の募集要項はこちらをご覧ください。
　　　　　　　　　　　　

審査結果及び表彰：
　優れた成績を納めた参加者を表彰式で表彰し，副賞を贈呈します．表彰式と
　同日に設計者による発表会も予定しています．尚，最も優秀な成績をおさめ
　た参加者にはISSCC 2009 への参加補助を賞品として贈呈することを予定し
　ています.

最新情報の入手先：
　演算増幅器設計コンテストホームページ
　http://www.ec.ss.titech.ac.jp/opamp

計算機設計の部　参加登録および作品応募先：
　作品投稿用ホームページ
　http://opamp.ss.titech.ac.jp

集積化実現の部　作品応募先：
　郵送または宅急便で以下にお送りください。尚、送料はご負担下さい。
　発送後、電子メールでご一報いただけますと幸です。

　152-8552 東京都目黒区大岡山2-12-1 S3-25
　東京工業大学 電子物理工学専攻 藤井研究室 佐藤隆英
　TEL:03-5734-2850
　E-Mail：contest@ec.ss.titech.ac.jp

作品投稿用ホームページ
　http://opamp.ss.titech.ac.jp

問い合わせ先：
　演算増幅器設計コンテスト事務局
　E-Mail：contest@ec.ss.titech.ac.jp

審査委員会
　審査委員長：兵庫　明　　　　　　　東京理科大学　　　教　授
　審査委員　：高井　伸和　　　　　　群馬大学　　　　　講　師
　　同　　　：和田　和千　　　　　　豊橋技術科学大学　准教授
　　同　　　：ニコデムスレディアン　東京工業大学　　　助　教

その他：
応募された演算増幅器は，協賛各社や学会などで公開される場合があります．
特許の取得などの知的所有権に関する問題は，コンテスト参加前に参加者が解
決して下さい．

主催：
東京工業大学アナログ回路グループ