平成18年演算増幅器設計コンテスト 計算機設計の部 募集要項
計算集積化実現の部の概要：
計算集積化実現の部では，参加者が設計および試作した演算増幅器の特性を
計算機シミュレーションによって評価し，参加者の回路設計技術を競います．
応募資格：
次に該当する学生を対象とします．
1.高等教育機関(大学・高専等)の修士課程または学部（または学部相当の学
年）に在籍する学生
注１：参加資格について不明な場合はコンテスト事務局までお問い合わせください．
使用プロセス：
TSMC社 CMOS 0.35 um
プロセスパラメータは下記よりダウンロードして使用してください．
URL: http://www.mosis.org/cgi-bin/cgiwrap/umosis/swp/params/tsmc-035/t16t_mm_epi-params.txt
審査部門：
以下の7部門について作品の応募を受け付けます.
１．スルーレート・消費電流・位相余裕部門
２．出力抵抗・消費電流・チップ面積部門
３．入力換算雑音・消費電流・直流利得部門
４．利得帯域幅積・位相余裕・消費電力部門
５．同相除去比・直流利得・同相入力範囲部門
６．電源電圧変動除去比・電源電圧・出力電圧範囲部門
７．トポロジー部門
注：各部門に応募可能な作品数は部門ごとに1人1作品とします.
審査用提出物：
１．演算増幅器のネットリスト(SPICE形式)
２．演算増幅器の回路図(ファイル形式はPDF, PS, EPSのいずれか)
３．回路の特長に関する説明文(回路設計の際に工夫した点, 動作原理など)
提出先：
参加希望者は作品提出用ホームページより参加登録を行い。作品を提出してください。
応募作品の要件：
１．電源電圧 5 V以下
２．消費電流 バイアス値からの変動がバイアス値の50%以内 (注1)
３．消費電力 100 mW以下
４．出力抵抗 （要件の指定なし）
５．直流利得 40dB以上
６．位相余裕 45度以上
７．利得帯域幅積 1 MHz以上
８．入力換算雑音 （要件の指定なし）
９．スルーレート 0.1 V/us 以上
１０．CMRR 40dB 以上
１１．PSRR VDD側, GND側いずれか悪い側の1Hzでの値が 40dB以上
１２．出力電圧範囲 電源電圧の１０％以上
１３．同相入力範囲 電源電圧の１％以上
１４．面積 1平方ミリメートル以下
注１：以下のすべての組み合わせについてシミュレーションを行います.
温度：low（-40度）, typical（25度）, high（80度）
電圧：low（typical-10%）, typical（設計値）, high（typical+10%）
注２：抵抗値, 容量の上限の制限のため総面積を設けます.
・容量：最小容量値は0.1pFとします.
・占有面積の計算には1.0fF/um2を用います. また最小寸法を0.4umとし, 最小刻み幅は0.1umとします.
・抵抗：シート抵抗値を50ohms/□とし占有面積の計算を行います. また最小寸法を0.4umとし, 最小刻み幅は0.1umとします.
審査方法：
各部門の得点は以下の評価式で算出し, 得点の大きい順に仮順位をつけます.
評価に用いる数値はシミュレーションにより求めます. シミュレーションに用い
る回路およびシミュレーション条件は
こちら
を参照してください.
１．スルーレート・消費電流・位相余裕部門
審査項目：スルーレート 消費電流 位相余裕
評価式：(スルーレート × 位相余裕)／消費電流
２．出力抵抗・消費電流・チップ面積部門
審査項目：出力抵抗 消費電流 回路占有面積
評価式： 1 ／ (出力抵抗 × 消費電流 × チップ面積)
３．入力換算雑音・消費電流・直流利得部門
審査項目：入力換算雑音 消費電流 直流利得
評価式：直流利得／(入力換算雑音 × 消費電流)
４．利得帯域幅積・位相余裕・消費電力部門
審査項目：利得帯域幅積 位相余裕 消費電力
評価式：(利得帯域幅積 × 位相余裕)／ 消費電力
５．同相除去比・直流利得・同相入力範囲部門
審査項目：同相除去比 直流利得 同相入力電圧範囲
評価式：(同相除去比 × 直流利得)／(電源電圧 ─ 同相入力範囲)
６．電源電圧変動除去比・電源電圧・出力電圧範囲部門
審査項目：電源電圧変動除去比 電源電圧 出力電圧範囲
評価式：(電源電圧変動除去比 × 出力電圧範囲) ／ 電源電圧
７．トポロジー部門
審査項目：トポロジー, 緒特性のシミュレーション結果, 設計者のコメント
最終順位は仮順位や回路図などを総合的に判断し, 審査会において決定します.