平成18年演算増幅器設計コンテスト 集積化実現の部 募集要項
集積化実現の部の概要：
本コンテストは，参加者が設計および試作した演算増幅器の特性を評価し，
参加者の回路設計技術を競うものです．
応募資格：
次の1または2に該当する学生
1.高等教育機関(大学・高専等)の修士課程または学部（または学部相当の学
年）に在籍する学生
2.平成18年3月31日現在で修士課程に在籍し，9月30日に博士課程１年次の学生
注１：参加資格について不明な場合はコンテスト事務局までお問い合わせください．
使用プロセス：
CMOS 1.2um (オンセミコンダクタ株式会社：旧 日本モトローラ株式会社)
2.3mm角チップ
本コンテストの応募締め切りに間に合う最後のVDECによるオンセミ1.2um試作
日程を以下に記載します。試作申し込み締め切りが迫っておりますのでご注
意ください。
平成１７年度第2回（MOT05_2）
試作申し込み締め切り 2006/01/10
設計締め切り 2006/04/03
納品予定 2006/07/17
注１：大規模集積システム設計教育研究センター（VDEC）を通じて試作された
チップのみを応募可能とします．
注２：提出されたチップは返却致しませんので御了承願います．
注３：一個のチップに複数の作品を集積し、応募することができます．
注４：VDECを通じてCMOS 1.2umの試作を行なうためには
・VDECのアカウント取得
・VDECとの機密保持契約
が必要となります．契約は個々の参加者が所属する研究室などで行なって
下さい．コンテスト主催者はVDECとの契約については関知しません．
注５：応募作品の電源電圧は原則として5Vとします．5V以外の電源電圧用いて
設計完了した作品が5Vで動作しない場合はコンテスト事務局に御相談下さい．
端子配置：
試作する演算増幅器は、チップ内に以下のように配置してください。
![](/figs/layout.gif")
審査内容：
１．直流利得
２．利得帯域幅積
３．位相余裕
４．スルーレート
５．オフセット
６．消費電力
７．入力電圧範囲
８．出力電圧範囲
９. その他，審査委員が必要と認めた内容
応募作品の要件：
以下の項目を全て満たす演算増幅器を応募作品として受け付ける．
１．直流利得 40dB以上
２．利得帯域幅積 100kHz以上
３．位相余裕 45度
４．スルーレート 0.1V/μs以上
５．オフセット電圧(入力換算) 100mV
６．その他、審査委員が必要とみとめた項目
（各項目の測定方法はこちらを御覧下さい）
注：本年に限り未測定な項目や測定不能な項目がある作品も受け付けます。
試作をした方は是非ともご応募ください。
審査方法：
各審査項目について測定を行い, 全ての応募作品を審査項目毎に順位をつけます．
各審査項目の順位の合計を各作品の総合得点とし, 総合得点の少ない順に仮
順位をつけます．この仮順位を基に, 審査委員が最終的な順位を決定します．
順位の決定の際には, 回路の特性の他, 提出された回路図や応募者の測定
結果なども考慮します．
(但し, 審査方法の一部または全ては審査委員が必要と判断した場合に変更
される可能性があります。)
表彰（予定）：
総合順位の優れた回路および各審査項目において優れた成績をおさめた回路を表彰する。
審査用提出物：
１．参加者に関する情報（氏名、所属学校名、住所、メールアドレス、電話番号）
２．試作チップ（パッケージされたもの ２個程度）
３．測定結果（詳細はこちらを御覧下さい）
４．回路図
５．測定を行う上で連絡事項（もしあれば）
６．その他，（審査委員から指示されたもの）
作品提出先：
上記の提出物を郵送または宅急便にて以下にお送りください。尚、送料は参加者側でご負担下さい。
発送後、電子メールでご一報いただけますと幸です。
152-8552 東京都目黒区大岡山2-12-1 S3-25
東京工業大学 電子物理工学専攻 藤井研究室 佐藤隆英
TEL:03-5734-2850
E-Mail：contest[[at]]ec.ss.titech.ac.jp
応募締め切り：
平成18年9月15日(金)